Chisel-Verilog-Aligner
Formal verifizierte Zuordnung optimierter Verilog-Signale zum Chisel-Quellcode (Bachelorarbeit)
Betreuer: Prof. Nathaniel Bleier, University of Michigan · 2026/01 – 2026/05
- Einen formal verifizierten Chisel-Verilog-Aligner entwickelt, der mithilfe von Yosys und FIRRTL optimierte Verilog-Signale signalgenau auf den ursprünglichen Chisel-Quellcode zurückführt.
- Engpässe bei der Rückverfolgbarkeit im agilen Hardware-Design beseitigt; der Ansatz übertrifft ML-basierte Methoden und ermöglicht automatisiertes HDL-Debugging, semi-formale Verifikation und KI-gestützte Testbench-Generierung.